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FPGA 原理与应用

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17[单选题] 以下不正确的语句为_____ A.if(x>y); B.if(x==y)&&(x!=0)x =y; C.if(x!=y)scanf( D.if(x
- 查看答案正确率：100%
- 2021-12-31 20:17:27
[单选题] LIBRARY___;--库的声明USEIEEE.STD_LOGIC_1164.ALL;--库的引用，引用IEEE库中的std_logic_1164中的所有项目 A.IEEE B.STD C.WORK D.ENTITYcounterIS
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- 2021-12-22 17:39:13
[论述题] 下面程序描述一个时钟上升沿触发、同步复位的 D 触发器，试补充完整。空（ 1） dflop(d ，reset，clk，q); input d ，clk; input reset; 空（ 2） q; reg q；空（ 3） (posedge clk) if(reset) q <= 0; else q <=空（ 4）; 空（ 5）
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- 2021-11-07 16:22:12
[论述题] 为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM ？
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- 2021-11-07 16:22:12
[论述题] 下面程序描述了 8 位移位寄存器，试补充完整。空（ 1） shifter(空（ 2）,clr,dout); input din,clk,clr; output空（ 3）dout; reg[7：0] dout; always @(posedge clk) begin if ( 空（ 4）) dout<= 8'b0; else begin dout <= dout << 1; dout[0] <= din; end 空（ 5） endmodule
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- 2021-11-07 16:22:12
[论述题] 下面程序描述了一个数据选择器 MUX ，试补充完整。空（ 1） mux(data_in1 ，data_in2，sel，data_out); input data_in1，data_in2; input [1 ：0] sel; output data_out; always @ （空（ 2）） begin case（空（ 3）） 2′ b00 ： data_out <= data_in1 ^ data_in2; 2′ b01： data_out <= data_in1 | data_in2; 2′ b10： data_out <= data_in1 ~^ data_in2; 2′ b11： data_out <= ~data_in1; 空（ 4）： data_out <=2 ′bxx； endcase end 空（ 5）
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- 2021-11-07 16:22:12
[论述题] 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？
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- 2021-11-07 16:22:12
[论述题] 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。空（ 1） decoder_38(out,in) output[7 ：0] out; input[2 ：0] in; reg[7：0] out 空（ 2）@(in) begin 空（ 3）(in) 3′d0：out=8 ′b11111110; 3′d1：out=8 ′b11111101； 3′d2：out=8 ′b11111011; 3′d3：out=8 ′b11110111; 3′d4：out=8 ′b11101111; 3′d5：out=8 ′b11011111; 3′d6：out=8 ′b10111111; 3′d7：out=8 ′b01111111; endcase 空（ 4）空（ 5）
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- 2021-11-07 16:22:12
[论述题] 下面程序描述了一个返回两个数中的最大值的函数。试补充完整。空（ 1） [3：0] max; 空（ 2） [3：0] a，b; begin if ( 空（ 3）) max=a; else max=b; 空（ 4）空（ 5）
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- 2021-11-07 16:22:12
[论述题] （ 1）Gen_clock1 (clock_pshift ，clock1) ; output clock_pshift ，clock1; reg clock1; wire clock_pshift; 空（ 2） T=20; parameter pshift=2; 空（ 3） clock1 =0; always # (T/2) clock1=~clock1; 空（ 4）#PSHIFT clock_pshift=clock1; 空（ 5）
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- 2021-11-07 16:22:12