下列哪项可以影响组合逻辑电路某一时刻的输出?() - 查题网

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大连理工大学 / 数字电路与系统

正确率：100%

下列哪项可以影响组合逻辑电路某一时刻的输出?()

A.电路的原有状态

B.此时刻前的输入

C.此时刻前的输出

D.此时刻的输入

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数字电路与系统

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