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 河南成教 / FPGA 原理与应用

[单选题]
在VHDL语言中，下列对时钟边沿检测描述中，错误的是()。


A.ifclk’eventandclk=‘1’then

B.iffalling_edge(clk)then

C.ifclk’eventandclk=‘0’then

D.ifclk’stableandnotclk=‘1’then2


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FPGA 原理与应用
 参考答案：
 佳题速递：
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