[单选题] 在VHDL中,可以用语()表示检测clock下降沿。 A.clock’event B.clock’eventandclock=’1’ C.clock=’0’ - 查题网

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河南成教 / FPGA 原理与应用

[单选题]
在VHDL中,可以用语()表示检测clock下降沿。

A.clock’event

B.clock’eventandclock=’1’

C.clock=’0’

D.clock’eventandclock=’0’

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FPGA 原理与应用

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