河南成教 / 高频电路
正确率：100%
6[单选题]
在 VHDL 语言中，用语句（）表示检测到时钟 clk 的上升沿。
A.clk’event
B.clk’event and clk = ‘1’
C.clk = ‘0’
D.clk’event and clk = ‘0’
在 VHDL 语言中，用语句（）表示检测到时钟 clk 的上升沿。
参考答案：